更多"假设计算机的主频为20MHz，每个总线周期平均包含两个时钟周期，而每条"的相关试题:
[单项选择]假设计算机的主频为20MHz，每个总线周期平均包含两个时钟周期，而每条指令平均有4个总线周期，那么该计算机的平均指令执行速度应该是( )MIPS。
A. 1.6
B. 2.5
C. 16
D. 25
[单项选择]某系统总线的一个总线周期包含3个时钟周期，每个总线周期中可以传送32位数据。若总线的时钟频率为33MHz，则总线带宽为（）。
A. 33MB/s
B. 132MB/s
C. 44MB/s
D. 396MB/s
[单项选择]假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期占用2个时钟周期，总线时钟频率为10MHz，则总线带宽是( )。
A. 10MB/s
B. 20MB/s
C. 40MB/s
D. 80MB/s
[单项选择]Pentium处理器具有基本总线周期和突发式总线周期两种总线时序，请问一个突发式总线周期能够传送数据______次。
A. 2
B. 3
C. 4
D. 5
[单项选择]假设某CPU的一个总线周期为50ns，时钟周期为2ns，所访问的主存的存取速度为 60ns，为了正确读出内存中的指令和数据，须在总线周期中插入的等待状态个数是______。
A. 20个
B. 10个
C. 5个
D. 1个
[单项选择]作为80386总线周期，如果外部不要求插入等待周期，则构成一个总线周期的总线状态数为( )
A. 1
B. 2
C. 3
D. 4
[单项选择]Pentium微处理器的每个突发式总线周期传送多少数据______。
A. 4个字节
B. 8个字节
C. 16个字节
D. 32个字节
[单项选择]假设某CPU的基本总线周期有4个状态，分别为T1、T2、T3、T4。系统规定，在T2开始时发读写命令，在T4开始时信息要读出到数据总线或写入到存储体。为适应访问慢速存储体的需要，必须在原4个状态中，固定插入一个等待状态TW，则TW应插在______。
A. T1之前
B. T1之后T2之前
C. T3之后T4之前
D. T4之后
[单项选择]假设某CPU的基本总线周期有4个状态，分别为T1、T2、T3、T4。系统规定，在 T2开始时发读写命令，在T4开始时信息要读出到数据总线或写入到存储体。为适应访问慢速存储体的需要，必须在原4个状态中，固定插入一个等待状态Tw，则Tw应插在( )。
A) T1之前
B) T1之后T2之前
C) T3之后T4之前
D) T4之后
[单项选择]PC机中使用的双通道RDRAM每个通道的数据位宽为16，它在一个存储器总线周期内实现两次数据传送。当存储器总线时钟频率为400MHz时，这种双通道RDRAM的宽是
A. 400MB/s
B. 800MB/s
C. 1.6GB/s
D. 3.2GB/s
[单项选择]PC机中使用的双通道RDRAM，每个通道的数据位宽为16，它在一个存储器总线周期内实现两次数据传送。当存储器总线时钟频率为400MHz时，这种双通道RDRAM的带宽是______。
A. 400MB/s
B. 800MB/s
C. 1.6GB/s
D. 3.2GB/s
[单项选择]80386有4个总线周期定义信号分别为W/R、D/C、M/IO和LOCK，其中前3个是主要的总线周期定义信号，在FO写周期，各总线周期定义信号为( )。
A. W/R=L低电平，D/C=H高电平，M/IO=H高电平
B. W/R=L低电平，D/C=H高电平，M/IO=L低电平
C. W/R=H高电平，D/C=L低电平，M/IO=H高电平
D. W/R=L低电平，D/C=L低电平，M/IO=H高电平
[单项选择]基本总线周期划分为Tl、T2、T3、T4四个状态的CPU，当它执行一个正常的存储器读总线周期时，系统规定：读命令在T2开始时产生，T4开始时结束，则访问存储器地址信号的发生应在( )状态。
A. T4状态
B. T3状态
C. T2状态
D. T1状态
[单项选择]基本总线周期划分为了T1、T2、T3、T4四个状态的CPU，当它执行一个正常的存储器读总线周期时，系统规定；读命令在T2开始时产生，T4开始时结束，则访问存储器地址信号的发生应在( )状态。
A. T4状态
B. T3状态
C. T2状态
D. T1状态
[单项选择]基本总线周期划分为T1、T2、T3和T4四个状态的CPU，当它执行一个正常的存储器读总线周期时，系统规定：读命令在丁2开始时产生，T4开始时结束，则访问存储器地址信号的发出应在( )。
A. T4状态
B. T3状态
C. T2状态
D. T1状态
